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          Vivado開發技巧:綜合策略與合適的編譯順序

          39度創意研究所 ? 2020-12-29 14:07 ? 次閱讀

          綜合(Synthesis)是指將RTL設計轉換為門級描述。Vivado開發套件中的綜合工具是一款時序驅動型、專為內存使用率和性能優化的綜合工具,支持SystemVerilog2012、Verilog2005、VHDL2008、混合語言中的可綜合子集,以及XDC設計約束文件(基于工業標準的SDC文件),此外還支持RTL屬性來控制綜合細節。

          綜合設置選項
          在FlowNavigator中點擊Settings,切換到Synthesis標簽中:

          pIYBAF9uJbSAIrbEAACplFCFQ74276.png

          1.Constraints部分
          選擇用于綜合的約束集,一個約束集是一組XDC約束文件,默認選擇狀態為active的約束集。設計約束分兩種:

          物理約束:定義管腳布局、單元(如塊RAM、查找表、觸發器等)布局的的絕對或相對位置;

          時序約束:定義設計的頻率需求。如果沒有時序約束,Vivado會根據布線長度和布局擁擠度優化設計。

          2.Options部分
          選擇綜合運行時使用的策略(strategy)。Vivado提供了幾種預定義的策略,后文將講述如何創建自定義策略。這里給出綜合策略中每個設置選項的含義:

          flatten_hierarchy:定義綜合工具如何控制層次結構(比如模塊之間的調用),選擇將所有層次展開融為一體進行綜合,還是分別獨立綜合再連接到一起。

          none表示從不展開層次結構,綜合輸出與原始RTL有相同的層次;

          full表示全部展開層次結構,只留下頂層;

          rebuilt讓綜合工具展開層次結構后進行綜合,綜合后再按原始RTL重建層次結構。這樣既保留了跨界優化的好處,又讓最終層次結構與RTL類似,便于分析。

          gated_clock_conversion:選擇是否將門控時鐘轉換為使能信號。設計中應該避免使用門控時鐘,需要的時鐘信號應盡可能由MMCM/PLL產生。轉換過程需要與RTL屬性配合工作,具體在第24篇介紹。

          bufg:設置綜合工具可以從設計中推斷出多少個BUFG。比如使用默認的12時,如果RTL中實例化了3個BUFG,那么綜合工具最多還可以推測出9個沒有明確實例化的BUFG。

          fanout_limit:設置一個信號的最大驅動負載數量,如果超出了該限制,就會復制一個相同的邏輯來驅動超出的負載。這里只是一個總體設置,在RTL設計中還可以使用RTL屬性進行更具體的設置,具體在第24篇介紹。

          directive:設置Vivado綜合運行時擦愛去的優化方式,具體包括

          Default,默認設置。

          RuntimeOptimized,執行最短時間的優化選項,會忽略一些RTL優化來減少綜合運行時間。

          AreaOptimized_high/medium,執行一些通用的面積優化。

          AlternateRoutability,使用算法提高布線能力,減少MUXF和CARRY的使用。

          AreaMapLargeShiftRegToBRAM,將大型的移位寄存器用塊RAM來實現。

          AreaMultThresholdDSP,會更多地使用DSP塊資源。

          FewerCarryChains,位寬較大的操作數使用查找表(LUT)實現,而不用進位鏈。

          retiming:啟用該功能,可以通過在組合門和LUT之間移動寄存器(達到寄存器平衡狀態)提高內部時鐘時序路徑的電路性能。該功能會保留原來的功能和電路延遲,也不需要改變RTL源文件。

          fsm_extraction:設置綜合如何從設計中提取和映射有限狀態機,具體在第24篇介紹。

          keep_equivalent_registers:阻止合并有相同輸入邏輯的寄存器。

          resource_sharing:設置不同信號間共享算數操作符,選擇為auto時設計會根據設計時序判斷是否進行資源共享。

          no_lc:選中會關閉LUT組合。

          no_srlextract:選中該選項時,移位寄存器會用普通的寄存器實現,而不用FPGA內部專用的SRL資源。

          max_bram:設置設計中運行使用的最大塊RAM數量。通常當設計中有黑盒子或第三方網表時,使用該選項來節省空間。默認值為-1,表示允許使用該FPGA中所有的塊RAM。

          max_uram:設置設計中運行使用的最大UltraRAM數量(對于UltraScale架構FPGA而言)。-1,表示允許使用該FPGA中所有的UltraRAM。

          max_dsp:設置設計中運行使用的最大DSP塊數量。通常當設計中有黑盒子或第三方網表時,使用該選項來節省空間。默認值為-1,表示允許使用該FPGA中所有的DSP資源。

          max_bram_cascade_height:設置可以將BRAM級聯在一起的最大數量。

          max_uram_cascade_height:設置可以將URAM級聯在一起的最大數量。

          cascade_dsp:設置在求DSP塊輸出總數時使用多少個加法器,默認計算時會使用塊內部的加法器鏈。設置為tree會強制將該計算在fabric結構中實現。

          no_timing_driven:禁用默認的時序驅動綜合算法,這樣可以減少綜合運行時間,但會忽略綜合中時序的影響。

          sfcu:在單文件編譯單元模式下運行綜合。

          assert:將VHDL中的assert狀態納入評估。失敗或錯誤級別會停止綜合進程并產生一個錯誤信息;警報級別會產生一個警告信息。

          tcl.pre/tcl.post:選擇tcl文件,在綜合前和綜合后會自動運行其中的命令。這兩個文件應該放在相應的運行目錄下,如project/project.runs/run_name。

          創建綜合策略
          除了Vivado提供的配置好的綜合策略外,還可以自行配置。在Settings中根據需要修改了設置選項后,點擊右側的Savestrategyas按鈕(如下圖紅框),會彈出窗口,填寫策略名稱和相關描述,即可保存為用戶自定義的綜合策略。綜合策略列表的Userdefinedstrategies中即會出現自定義的綜合策略。

          o4YBAF9uJbaAZattAAB8CziKb6M106.png

          在Settings->ToolSettings->Strategies中也可以設置綜合策略,點擊“+”即可新建策略。如果想在已有策略的基礎上修改,則選中一個策略,點擊上方的CopyStrategy按鈕,UserDefinedStrategies中就會出現備份以供修改(Vivado提供的策略是不能修改的)。點擊Apply應用配置后,綜合策略列表中就會出現自定義的策略。

          o4YBAF9uJbeAbhB9AADZw_oj7jQ980.png

          控制文件編譯順序
          綜合時必須選取合適的編譯順序,比如一個文件需要用到另一個文件中的相關申明。Vivado按照RTL文件的層次化結構編譯文件,相關順序顯示在Sources窗口的CompileOrder子窗口中(在底部選擇切換)。

          Vivado可以自動識別和設置最佳的頂層模塊,同時自動管理編譯順序。頂層模塊文件和該層次結構下所有的文件,都會以正確的順序用于綜合和仿真。Sources窗口的右鍵菜單->HierarchyUpdate命令用于設置Vivado如何處理設計中文件的改動。

          pIYBAF9uJbiAFh2iAAAxqb3cD8U332.png

          AutomaticUpdateandCompileOrder設定當源文件發生改動時,工具自動管理編譯順序,CompileOrder窗口中將顯示編譯順序,Hierarchy窗口中顯示文件是否在層次結構中使用以及所處的位置。

          AutomaticUpdate,ManualCompileOrder設定Vivado可以自動決定最佳頂層模塊,但是允許人工設定編譯順序。在CompileOrder窗口中拖動文件所處位置即可完成修改。

          Vivado支持將Verilog(.v)或VerilogHeader(.vh)文件作為全局`include文件。Vivado會在其它源文件前優先處理此類文件。選中需要添加的文件,右鍵->SetGlobalInclude即可,或者在屬性窗口中選中相應復選框。

          o4YBAF9uJbqACBuPAAAsHRGDTjI188.png

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          一起體驗Vivado 的ECO流程

          作者:Hong Han,來源:賽靈思中文社區論壇 有時我們需要在設計網表的基礎上微調一下邏輯,這樣可....
          的頭像 FPGA開發圈 發表于 10-26 09:45 ? 607次 閱讀
          一起體驗Vivado 的ECO流程

          用VHDL設計通用異步接收_發送器

          發表于 10-21 19:46 ? 202次 閱讀
          用VHDL設計通用異步接收_發送器

          如何用Tcl實現Vivado設計流程介紹

          Vivado有兩種工作模式:project模式和non-project模式。這兩種模式都可以借助Vi....
          的頭像 Lauren的FPGA 發表于 10-21 10:58 ? 426次 閱讀
          如何用Tcl實現Vivado設計流程介紹

          用Elaborated Design優化RTL的代碼

          在Vivado FlowNavigator中有一個Elaborated Design,如下圖所示,屬....
          的頭像 Lauren的FPGA 發表于 10-21 10:56 ? 392次 閱讀
          用Elaborated Design優化RTL的代碼

          如何使用VHDL實現串口通信的設計

          串口是計算機上一種非常通用設備通信的協議,其特點是通信線路簡單,成本低,特別適用于遠距離通信,因此有....
          發表于 10-15 17:35 ? 82次 閱讀
          如何使用VHDL實現串口通信的設計

          交通信號燈的設計資料和Verilog程序代碼免費下載

          HDL(Hardware Description Language,硬件描述語言)是一種描述硬件所做....
          發表于 10-14 17:41 ? 89次 閱讀
          交通信號燈的設計資料和Verilog程序代碼免費下載

          通過HLS封裝一個移位流水燈的程序案例

          當我們安裝好Vivado 的時候,也同時裝好了Vivado HLS.。 這是個什么東西?我就有一種想....
          的頭像 39度創意研究所 發表于 10-14 15:17 ? 887次 閱讀
          通過HLS封裝一個移位流水燈的程序案例

          使用EDA技術實現簡易電子琴的設計論文

          隨著計算機科學技術的發展,特別是海量存儲設備和大容量內存在PC機上的運用,對音頻進行數字化處理便成為....
          發表于 10-13 18:05 ? 115次 閱讀
          使用EDA技術實現簡易電子琴的設計論文

          IP definition not found for VLNV: xilinx.com:ip:axi_vdma:6.2 ERROR: [Common 17-39] 'create_bd_cell' failed due to earlier errors.要如何解決呢

          在Xilinx ZYNQ平臺上對HDMI進行測試,參考ADI的官方Demo。 系統編譯時報錯 ERROR: [BD 5-390] IP...
          發表于 10-06 22:22 ? 546次 閱讀
          IP definition not found for VLNV: xilinx.com:ip:axi_vdma:6.2  ERROR: [Common 17-39] 'create_bd_cell' failed due to earlier errors.要如何解決呢

          VHDL語言詳解

          發表于 10-02 14:03 ? 303次 閱讀
          VHDL語言詳解

          Vivado中進行HDL代碼設計

          在Vivado中進行HDL代碼設計,不僅需要描述數字邏輯電路中的常用功能,還要考慮如何發揮Xilinx器件的架構優勢。目前常用的H...
          發表于 09-29 10:08 ? 404次 閱讀
          Vivado中進行HDL代碼設計

          采用RTL代碼描述位寬相同的兩個數相加或相減

          采用RTL代碼描述位寬相同的兩個數相加或相減,無論是有符號數還是無符號數,Vivado綜合后的結果是....
          的頭像 Lauren的FPGA 發表于 09-27 15:17 ? 557次 閱讀
          采用RTL代碼描述位寬相同的兩個數相加或相減
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