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          FPGA架構的學習教程之深入理解LUT

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          上傳日期: 2020-12-29

          上 傳 者: 易水寒他上傳的所有資料

          資料介紹

          標簽:發生器(643)邏輯電路(250)fpga(12237)

          有所成就是人生唯一的真正的樂趣。

          LUT的一個重要功能是邏輯函數發生器。本質上,邏輯函數發生器存儲的是真值表(TruthTable)的內容,而真值表則是通過布爾表達式獲得。在vivado中,打開網表文件,選擇相應的LUT,在property窗口中可以看到真值表。

          從邏輯電路角度看,LUT是構成組合邏輯電路的重要單元,正因為如此,也成為了時序電路中,影響邏輯級數的重要因素。了解常規電路的邏輯級數對于設計初期時序評估是很有必要的。

          以加法器為例:相應的RTL代碼如下(因為verilog不支持二維輸入輸出,采用systemverilog語法)

          可以看出邏輯級數3(LUT+carry+carry)。同理得到,對于32bit為6,48bit邏輯級數為8。【其實邏輯級數有點高了,對于跑300M+有點困難,后面的文章會有解決方案】。

          1個LUT6可以實現4選1的數據選擇器(MUX),同時LUT6可以與SLICE中的F7MUX、F8MUX、F9MUX等一起構成更大MUX。對于8選1的MUX,其邏輯級數為2(1個LUT+1個F7MUX)。

          對于16選1的MUX,其邏輯級數為3(1個LUT+1個F7MUX+1個F8MUX);

          而32選1的MUX可在一個SLICE(針對UltraScale和UltraScalePlus芯片)中實現,消耗8個LUT6,4個F7MUX,2個F8MUX和1個F9MUX,因此,邏輯級數為4(1個LUT+1個F7MUX+1個F8MUX+1個F9MUX)。

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